Attribuer des caractères ASCII de fil en Verilog

Je comprends que vous pouvez déclarer une chaîne de caractères dans un Verilog banc d'essai, comme suit:

reg [8*14:1] string_value;  

initial 
    string_value = "Hello, World!";

Je peux alors faire des choses avec cette chaîne, comme l'utilisation $display dans un banc de test pour l'afficher.

Je n'ai pas réussi à faire la même chose dans un module quand je flash mon FPGA:

reg [8*14:1] string_value;  

always @(reset) 
begin
    string_value = "Hello, World!";
    //Do stuff with string value

Même l'attribution d'une valeur unique ne fonctionne pas:

reg [8:1] char_value;  

always @(reset) 
begin
    char_value = "A";
    if (char_value == 8'h41)
        //Do stuff!

Je veux décaler les caractères individuels sur un bus 8 bits d'un écran LCD pour l'affichage.

Comment puis-je travailler avec des chaînes en Verilog?

Êtes-vous essayer de synthétiser ce?
Si "Non" veut dire "Oui"
Oui, je suis en train d'imprimer du texte sur un écran LCD connecté à mon FPGA conseil de développement. Puisque ce n'était pas clair pour vous et toolic, je vais modifier la question pour être plus précis: je veux attribuer ces caractères 8 bits, les valeurs de sortie de mon module par l'intermédiaire d'un registre à décalage.
Qu'est-ce exactement ne fonctionne pas? Voulez-vous obtenir une synthèse de l'erreur, ou est le texte tout simplement pas affichée sur l'écran LCD?

InformationsquelleAutor Kevin Vermeer | 2012-01-27

-6

SystemVerilog devraient soutenir la chaîne de l'affectation comme indiqué dans spec:
```
For example, to store the 12-character string "Hello world\n" requires a variable 8x12, or 96 bits wide. 
     bit [8*12:1] stringvar = "Hello world\n";
```
Ne sais pas si l'ancien verilog prend en charge ou pas.
- Cette réponse, c'est complètement et totalement incorrect. Verilog prend en charge les constantes de caractère, et il n'y a certainement rien n'empêche un utilisateur d'assigner des valeurs hexadécimales pour les registres!
InformationsquelleAutor Enze Chi
6

Vous pouvez affecter une chaîne à un registre de type. Quiconque dit le contraire est faux. Vous voudrez peut-être faire vos registres 0' base pour qu'il fonctionne correctement. J'ai fait ça dans la vraie Fpga et il fonctionne.
- Pour être clair. Le verilog compilateur va traduire "Une" à 8'h41, "AB" à 16'h4142, "ABC" à 24'h434241. Ne pas rendre les choses plus compliquées sur vous-mêmes en essayant de penser que le FPGA a de "soutien" cela certains comment. Tout ce qui arrive est le compilateur convertit en un joli format lisible par l'homme dans un certain nombre.
- Oui les valeurs de chaîne sont juste des constantes. Bien que l'outil de synthèse permettent ou ne permettent pas de registres pour les non nulle d'initialisation/remise à zéro des valeurs en fonction de la technologie utilisée. De récentes X/Un outils ont pas de problème de l'initialisation des registres à décalage à partir de constantes tout droit sorti de réinitialiser ou de la programmation.
InformationsquelleAutor Stephen

Définir un tableau d'octets, alors affecter ASCII de chaque élément du tableau:

wire [7:0] foo [0:11];
assign foo[0]  = "H";
assign foo[1]  = "e";
assign foo[2]  = "l";
assign foo[3]  = "l";
assign foo[4]  = "o";
assign foo[5]  = " ";
assign foo[6]  = "W";
assign foo[7]  = "o";
assign foo[8]  = "r";
assign foo[9]  = "l";
assign foo[10] = "d";
assign foo[11] = "!";

Vous avez maintenant une constante avec les valeurs ASCII que vous pouvez indice dans.

reg [7:0] data_out;
reg       data_out_valid;
reg [3:0] some_index;
:
//pushing data onto a bus
data_out       <= foo[some_index];
data_out_valid <= 1'd1;
some_index     <= some_index + 4'd1;

Avec indice approprié de vérification et de contrôle qui devrait fonctionner.

InformationsquelleAutor ThomasD

1

Cela fonctionne pour moi:
```
    reg [8*16:1] line1data = "Hello, World!   ";
```
À la fois en simulation et sur un Spartan-3E FPGA

InformationsquelleAutor Rafi
0

Chaînes semblent travailler dans un module pour moi:
```
module tb;

reg [8:1] char_value;

initial begin
    char_value = "A";
    $display("%h", char_value);
    if (char_value == 8'h41) begin
        $display("match");
    end else begin
        $display("no match");
    end
end

endmodule

/*

Prints out:

41
match

*/
```
Ce qui ne fonctionne pas pour vous?

La string type de données a été introduit dans le SystemVerilog norme en 2005 (se reporter à la norme IEEE 1800-2005 ou 1800-2009).
- Je suis en train d'affecter la valeur ASCII à 8 bits de bus, je n'ai pas $display.
- Pour la simulation, vous pouvez utiliser des chaînes de caractères, ou, $affichage. Mais si vous êtes à la conception d'un certain code pour le FPGA. Je pense qu'actuellement l'outil de synthèse ne prend pas en charge type de chaîne. De Xilinx même qu'ils ne supportent pas systemverilog maintenant.
InformationsquelleAutor toolic

output [8*14:1]string_value1;  
reg [8*14:1]string_value1;

always @ (posedge BIWEn)

if (BIWEn==1'b1 ||BIREn==1'b1)
    begin:START_STATE_WRITE
        psW=idleW;  //psW is Present State Write
        string_value1= "IDLE";
    end

![test bench] (c:\pictures)

InformationsquelleAutor jay

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