cible variable dans un fichier makefile

Je suis en train de compiler un ensemble d'objectifs. Cependant il ne semble faire le premier. Ci-dessous est un coupé de mon makefile qui montre l'erreur.

  OBJECTS = abc def ghi
  SOURCES = abc.c def.c ghi.c

  $(OBJECTS):     $(SOURCES)
          @echo target is $@, source is $<

En coque,

  $ touch abc.c def.c ghi.c
  $ make

Quand je lance make-je obtenir la sortie suivante:

  target is abc, source is abc.c

De sorte qu'il ne semble être en cours d'exécution de la première cible.

Si je remplace $<$^, la sortie est:

  target is abc, source is abc.c def.c ghi.c

Ma question, est-il possible d'effectuer des agrandissements sur des variables comme avec l' (%: %) motif?

source d'informationauteur wmercer | 2011-06-30

  1. 18

    Essayez ceci:

      OBJECTS = abc def ghi

  all: $(OBJECTS)

  $(OBJECTS):%:%.c
          @echo target is $@, source is $<

    Le problème était

    1. La cible par défaut (qui est ce qui rend choisit si vous tapez juste "faire") est la première cible dans le makefile, qui a été "abc".
    2. Vous faites tous sources de conditions préalables de chaque objet. C'est, tous les trois sources sont des conditions préalables de "abc". Ils ont également des conditions préalables `def` et de `ghi`.