Comment CPU trouve ISR et de faire la distinction entre les appareils

Cpu n'est pas un sondage pour les interruptions, au moins pas dans un logiciel de sens. Concernant le logiciel, les interruptions sont des événements asynchrones.

Ce qui se passe est que la configuration matérielle dans la CPU reconnaît la demande d'interruption, ce qui est un signal électrique sur une ligne d'interruption, et en réponse, met de côté l'exécution normale des événements pour répondre à l'interruption. Dans la plupart des Processeurs modernes, ce qui se passe ensuite est déterminé par un handshake matériel particulier pour le type de CPU, mais la plupart d'entre eux reçoivent un certain nombre d'un certain type de l'interruption de l'appareil. Ce nombre peut être de 8 bits ou 32 ou que ce soit, selon la conception de la CPU. Le PROCESSEUR utilise ensuite cette interruption numéro d'index dans le vecteur d'interruption de la table, pour trouver une adresse pour commencer l'exécution de la routine de service d'interruption. Une fois que l'adresse est déterminée, (et l'actuel contexte d'exécution en toute sécurité est enregistré dans la pile) le CPU commence à exécuter le rapport de recherche internationale.

Lorsque les deux appareils partagent une ligne de demande d'interruption, ils peuvent causer des différents Rapports à exécuter par le retour d'un autre numéro d'interruption pendant que la poignée de main du processus. Si vous avez assez de vecteur de numéros disponibles, chaque périphérique d'interruption peut utiliser son propre vecteur d'interruption.

Mais deux appareils peuvent même partager une demande d'interruption de ligne et un vecteur d'interruption, à condition que le partage ISR est assez intelligent pour revenir à toutes les sources possibles de l'interrompre, et de vérifier les registres de l'état pour voir quel périphérique service demandé.

Un peu plus en détail

Supposons que vous avez un système composé d'un PROCESSEUR, et le contrôleur d'interruption, et une interruption de l'appareil. Dans les vieux jours, ceux-ci auraient été périphériques physiques distincts mais maintenant tous les trois pourrait même résider dans la même puce, mais tous les signaux sont toujours là à l'intérieur du boîtier en céramique. Je vais utiliser un processeur powerPC (PPC) de l'UC avec un système intégré de contrôleur d'interruption, connecté à un périphérique sur un bus PCI, comme un exemple qui devrait servir joliment.

Disons que l'appareil est un port série de la transmission de certaines données. Typique d'un serial port driver vous permettra de charger tas de données dans l'appareil du FIFO, et le CPU peut faire le travail régulier pendant que l'appareil ne fait sa chose. Généralement, ces appareils peuvent être configurés pour générer une demande d'interruption lorsque l'appareil est en cours d'exécution faible sur les données à transmettre, de sorte que le pilote de périphérique peut revenir et de les nourrir de plus en elle.

La logique matérielle dans l'appareil va attendre un bus PCI interrupt reconnaître, à ce moment-là, un couple de choses peuvent se produire. Certains périphériques 'autovectoring', ce qui signifie qu'ils s'appuient sur le contrôleur d'interruption de voir à ce que la bonne routine de service est sélectionné. D'autres auront un registre, qui le pilote de périphérique pré-programme, qui contient un vecteur d'interruption de l'appareil, qui aura lieu sur le bus de données en réponse à l'interruption de reconnaître, pour le contrôleur d'interruption de ramasser.

Un bus PCI n'a que quatre lignes de requête d'interruption, de sorte que notre série de l'appareil devront affirmer l'un de ceux-ci. (Il n'est pas n'importe qui à l'heure actuelle, il est généralement un peu fente dépendant..) Suivant en ligne est le contrôleur d'interruption (par exemple, le PIC/APIC), qui décide de l'opportunité de reconnaître l'interruption basé sur masque de bits qui ont été installé dans ses propres registres. En supposant qu'il reconnaît l'interrompre, il obtient alors le vecteur de l'interruption de l'appareil (via les données des lignes de bus), ou peut-programmation utiliser un 'conserves' valeur fournie par l'APIC propre pilote de périphérique. Jusqu'à présent, la CPU a été au courant de toutes ces allées et venues, mais c'est pour changer.

Maintenant il est temps pour le contrôleur d'interruption d'obtenir l'attention de la CPU de base. Le CPU doit avoir son propre masque d'interruption bit(s) qui peuvent provoquer des qu'il suffit d'ignorer la demande de la PIC. En supposant que le CPU est prêt à prendre des interruptions, il est maintenant temps pour l'action réelle de départ. L'instruction doit habituellement être à la retraite avant le rapport de recherche internationale peut commencer, donc avec pipeline processeurs c'est un peu compliqué, mais il suffit de dire qu'à un certain point dans le volet enseignement, le contexte processeur est enregistré hors de la pile et le matériel déterminé ISR prend le dessus.

Certains cœurs de PROCESSEUR ont plusieurs lignes de requête, et vous pouvez commencer le processus de rétrécissement vers le bas qui ISR s'exécute via le matériel de la logique qui saute le CPU pointeur d'instruction à l'un d'une poignée de haut niveau des gestionnaires. L'ancien 68K, et, éventuellement, d'autres ont fait de cette façon. Le powerPC (et je crois, le x86) ont une seule demande d'interruption d'entrée. Le x86 lui-même se comporte un peu comme un PIC, et peut obtenir un vecteur de l'extérieur par les PIC(s), mais le powerPC saute juste à une adresse fixe, 0x00000500.

Dans le CPP, le code à 0x0500 est probablement juste va sauter immédiatement à quelque part dans la mémoire, où il ya assez de place pour une véritable prise de décision de code, mais c'est toujours la routine de service d'interruption. Que la routine d'abord aller à la procédure PIC et obtenir le vecteur, et aussi demander le PIC d'arrêter de faire valoir la demande d'interruption dans la CPU de base. Une fois que le vecteur est connu, le plus haut niveau de l'ISR peut affaire à un gestionnaire plus spécifique qui sera au service de tous les dispositifs connus pour utiliser ce vecteur. Le vecteur gestionnaire spécifique puis marche en bas de la liste de périphériques affectés à ce vecteur, la vérification de l'interruption de bits d'état dans ces dispositifs, pour voir ceux qui ont besoin de services.

Lorsqu'un périphérique, comme l'hypothétique port série, est jugé insuffisant le service, le rapport de recherche internationale pour que l'appareil prend des mesures appropriées, par exemple, le chargement de la prochaine FIFO vaut la peine de données d'un système d'exploitation de la mémoire tampon dans le port de transmission du FIFO. Certains appareils seront automatiquement déposer leur demande d'interruption en réponse à accéder, par exemple, l'écriture d'un octet dans la transmission FIFO peut provoquer le port série de l'appareil afin de faire valoir la ligne de demande. D'autres appareils nécessitent un contrôle spécial registre bits à être activé, ensemble, effacé, qu'est-ce-avez-vous, afin de déposer la demande. Il y a des millions de différents périphériques d'e/S et pas de deux d'entre eux semblent jamais faire de la même manière, il est donc difficile de généraliser, mais c'est généralement la façon dont de.

Maintenant, évidemment, il n'y a plus à dire - est-ce que l'interruption des priorités? ce qui se passe dans un processeur multi-core? Qu'en est imbriquée contrôleurs d'interruption? Mais j'ai brûlé assez d'espace sur le serveur. Espérons tout de cette aide.

OriginalL'auteur JustJeff