Comment générer schéma fichier de verilog source de Xilinx

Ce que je fais

J'ai commencé à jouer avec Xilinx ISE Design Suite et a écrit Arithmétiques simples Unités Logiques en verilog. À l'aide de verilog Unité en Vertu de Tests pour créer d'entrée et signaux de sortie pour la Mies, j'ai vérifié, que le code fonctionne exactement comme je le veux.

Je voudrais générer schéma fichier à partir de la verilog source.

Menu outils, il est une représentation schématique de la visionneuse
Comment générer schéma fichier de verilog source de Xilinx

mais je ne peux pas comprendre, pourquoi:

  • il ne répertorie que premier fichier source
  • et comment enregistrer le fichier généré dans le projet

Question:

Comment générer schéma fichier de verilog source dans Xilinx?

que voulez-vous dire qu'il ne répertorie que le premier fichier source. Voulez-vous dire qu'il ne répertorie que le module supérieur? Je ne suis pas familier avec la dernière version de Xilinx ISE, mais dans les versions antérieures d'un bloc primitif comme schéma pourrait être généré pour le haut-niveau de la conception au cours du processus de construction.

OriginalL'auteur Margus | 2011-04-20

  1. 7

    1), Vous pouvez double-cliquez sur un composant pour aller plus loin. Dans les versions plus récentes de l'ISE, ce qui élargit le bloc en place, au lieu de passer votre point de vue pour le module cliqué.

    2) Apparemment, il n'y a pas de sauvegarde en option. Le schémas est généré à partir du code HDL, donc il n'y a pas beaucoup de sens à sauver de toute façon.

    OriginalL'auteur Violet Giraffe