Comment "trancher" un std_logic_vector dans VHDL?

Je suis en développant un peu la chose en VHDL et je suis tout à fait nouveau pour elle. J'ai du mal à comprendre comment découper un plus grand std_logic_vector dans une plus petite.

Par exemple, j'ai 3 signaux:

signal allparts: std_logic_vector(15 downto 0);
signal firstpart: std_logic_vector(7 downto 0);
signal secondpart: std_logic_vector(7 downto 0);

Fondamentalement, ce que je veux, c'est d'attribuer les bits 15 à 8 pour secondpart et les bits 7 à 0 à firstpart. Comment exactement je "tranche" d'un vecteur comme ça, sans affectation de bits individuels

source d'informationauteur Earlz