Erreur lors de l'ajout de std_logic_vectors

Je veux avoir un module simple qui ajoute deux std_logic_vectors. Cependant, lors de l'utilisation du code
ci-dessous avec l'opérateur+, il n'est pas synthétiser.

library IEEE; 
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;

entity add_module is
        port(
  pr_in1   : in std_logic_vector(31 downto 0);
  pr_in2   : in std_logic_vector(31 downto 0);
  pr_out   : out std_logic_vector(31 downto 0)  
        );
end add_module;

architecture Behavior of add_module is

begin

    pr_out <= pr_in1 + pr_in2;

end architecture Behavior;

Le message d'erreur que je reçois de XST

La ligne 17. + ne peut pas avoir ces opérandes dans ce contexte.

Me manque une bibliothèque? Si possible, j'veux pas convertir les données de nombres naturels.

Merci beaucoup

source d'informationauteur Mike21

  1. 20

    Comment voulez-vous que le compilateur de savoir si votre std_logic_vectors sont signés ou non ? Additionneur de mise en œuvre n'est pas la même dans ces deux cas, vous devez indiquer explicitement au compilateur ce que vous voulez 😉

    Remarque: le VHDL, de la syntaxe dans StackOverflow est merdique. Copiez/collez ce code dans votre choix VHDL éditeur de lire plus facilement.

    library IEEE; 
use IEEE.std_logic_1164.all;
-- use IEEE.std_logic_arith.all; -- don't use this
use IEEE.numeric_std.all; -- use that, it's a better coding guideline

-- Also, never ever use IEEE.std_unsigned.all or IEEE.std_signed.all, these
-- are the worst libraries ever. They automatically cast all your vectors
-- to signed or unsigned. Talk about maintainability and strong typed language...

entity add_module is
  port(
    pr_in1   : in std_logic_vector(31 downto 0);
    pr_in2   : in std_logic_vector(31 downto 0);
    pr_out   : out std_logic_vector(31 downto 0)  
  );
end add_module;

architecture Behavior of add_module is
begin

  -- Here, you first need to cast your input vectors to signed or unsigned 
  -- (according to your needs). Then, you will be allowed to add them.
  -- The result will be a signed or unsigned vector, so you won't be able
  -- to assign it directly to your output vector. You first need to cast
  -- the result to std_logic_vector.

  -- This is the safest and best way to do a computation in VHDL.

  pr_out <= std_logic_vector(unsigned(pr_in1) + unsigned(pr_in2));

end architecture Behavior;
  2. 5

    Ne pas utilisation std_logic_arith - j'ai écrit à propos de cette (à une longueur d' :).

    Ne utilisation numeric_std - et de ne pas utiliser le bon type de votre entité ports. Si vous faites de l'arithmétique, de l'utilisation de types numériques (entiers, ou (onu)ont signé des vecteurs, selon le cas). Ils vont synthétiser parfaitement bien.

    std_logic_vectors sont bons pour

    • lorsque vous ne vous souciez pas des valeurs numériques (un ensemble de bits de contrôle, certains aléatoire de bits de données)
    • quand vous ne connaissez pas le type de l'entrée (dire un additionneur qui peuvent fonctionner sur les deux signés et non signés, des chiffres en fonction d'un indicateur de contrôle).
  3. 0

    Bons conseils de @Aurelien utiliser numeric_std.

    Garder à l'esprit que l'ajout de deux 32 bits peut entraîner une 33 la valeur du bit et de décider comment vous voulez gérer le trop-plein.

  4. -1

    Le moyen facile de résoudre cette erreur est:

    Ajouter de la bibliothèque de unsign,

    Après que votre code commence à travailler.

    Utilisation

    ieee.std_logic_unsigned.all;
pr_out <= pr_in1 + pr_in2;