Est de dépassement d'entier défini en VHDL?

pour un banc de test pour rtl de foo dans ghdl:

ghdl -r foo_tb --onde=foo_tb.ghw

./foo_tb:erreur: lié à l'échec du contrôle à foo_tb.vhdl:15

./foo_tb:erreur: simulation échoué

J'ai ajouté un contexte clause du projet de Loi foo entité et de l'architecture:

library ieee;
use ieee.std_logic_1164.all;

entity foo is port (

La ligne 15 est le signal d'affectation de x:

            x <= x + 1;

C'est une erreur de simulation (qui se produit au moment de l'exécution).

De l'IEEE 1076-1993:

7.2.4 l'Ajout d'opérateurs

L'ajout d'opérateurs + et - sont prédéfinis pour tout type numérique, et ont leur conventionnelle sens mathématique du terme.

Cela signifie que le résultat de l'opérateur "+" peut être en dehors du sous-type de contrainte de x. Notez qu'une fonction déclarée à fournir une surcharge pour le "+" n'est pas autorisé à spécifier le résultat sous-type. (La valeur retournée peut être un objet déclaré avec un sous-type d'indication, qui peut définir la valeur de plage ou un tableau de longueur).

et 12.6.2 Multiplication de la valeur du signal

Afin de mettre à jour un signal au cours d'un cycle de simulation, le noyau du processus détermine d'abord la conduite et les valeurs de ce signal. Le noyau du processus puis met à jour la variable contenant la valeur courante du signal avec la nouvelle déterminé efficace de valeur, comme suit:

a) Si S est un signal d'un type qui n'est pas de type tableau, la valeur de S est utilisé pour mettre à jour la valeur actuelle de S. Un contrôle est effectué, que la valeur effective de S appartient au sous-type de S. Une erreur se produit si ce sous-type de vérification échoue. Enfin, la mise en valeur de S est affectée à la variable représentant la valeur courante du signal.

Si le résultat de l'addition ne correspond pas au sous-type de contrainte de la cible x, il va générer une erreur. Ce sous-type de contrainte est fourni par l'objet x de la déclaration qui fournit un sous-type d'indication d'un nombre entier (la plage).

Une erreur d'exécution provoque la simulation de résilier pour un LRM mise en œuvre conforme.

Sans un format standardisé pour les rapports d'erreurs ghdl ne pas fournir le courant du temps de simulation. Qui peut être trouvé à l'examen du produit de la forme d'onde:

La forme d'onde tout à fait être mise à jour après 20 ns. L'événement suivant:

library ieee;
use ieee.std_logic_1164.all;

entity foo_tb is
end entity;

architecture foo of foo_tb is
    signal clk: std_logic := '0';
begin
DUT:
    entity work.foo
        port map (
            clk => clk
        );

CLOCK:
    process
    begin
        wait for 5 ns;
        clk <= not clk;
        if now > 30 ns then
            wait;
        end if;
    end process;

end architecture;

aurait été le front montant de clk à 25 ns.

Donc, de ce nous raconte comment une contrainte entier produit une erreur de dépassement de capacité.

Que sur un nombre entier sans un sous-type de contrainte:

architecture fum of foo is
    signal x : integer := INTEGER'HIGH - 2;
begin
    process (clk)
    begin
        if rising_edge(clk) then
            x <= x + 1;
        end if;
    end process;
end architecture;

Nous définissons x comme une contrainte ensemble d'entiers, c'est la valeur par défaut où nous nous attendons à x à débordement.

Paquet standard explicitement déclare ENTIER "+":

--  function "+"      (anonymous, anonymous: INTEGER) return INTEGER;

Le résultat attendu est en dehors de la plage de l'ENTIER si, comme nous le voyons "+" a l'ordinaire et le sens mathématique du terme.

Cependant, à partir de la mise en œuvre dépend de la déclaration dans le paquet standard:

type integer is range -2147483648 to 2147483647;

et la simulation:

Nous voyons la valeur de x autour.

La cession de l'opérateur "+" résultat violé aucune contrainte:

3 Types:

L'ensemble des valeurs possibles pour un objet d'un type donné peut être soumise à une condition que l'on appelle une contrainte (le cas où la contrainte impose pas de restriction est également inclus), une valeur qui est dit à satisfaire une contrainte si elle satisfait à la condition correspondante. Un sous-type est un type avec une contrainte. Une valeur est dite appartenir à un sous-type d'un type donné, si elle appartient au type et satisfait à la contrainte; le type est appelé le type de base du sous-type. Un type est un sous-type de lui-même; tel un sous-type est dit d'être sans contrainte (elle correspond à une condition qui n'impose aucune restriction). Le type de base d'un type est le type lui-même.

Dans notre deuxième l'architecture et il n'y a pas de contrainte, mais il n'existe pas de valeurs possibles en dehors de la plage déclaré de type INTEGER. La valeur à la place des rouleaux de fil.

La sémantique pour VHDL ont été construits pour ne pas nécessiter de détection et cela correspond à des opérations mathématiques sur des dimensions des tableaux d'éléments représentant les bits binaires (matériel).

OriginalL'auteur user1155120

Débordement d'entier (et underflow) est mise en œuvre définies par le comportement en VHDL. Je ne peux pas citer les spec pour le moment, mais si vous lisez attentivement, vous verrez que presque tout entier sur les plages de la mise en œuvre est définie au-delà d'un minimum prise en charge de la gamme (-2**31 à 2**31).

Plus VHDL implémentations sur les machines 32 bits, fait se comportent comme s'ils étaient de 32-bit 2 est completement entiers (par exemple, comment entiers machines se comportent sur ces plates-formes) et 64 bits des implémentations ont généralement des entiers 64 bits, mais vous ne pouvez pas compter sur cela.

Pour votre exemple, si vous utilisez un entier sous-type d'une série, si vous essayez d'attribuer une valeur en dehors de cette plage c'est une erreur et va générer une affirmation au moment de l'exécution. (Synthétiseurs, d'autre part, feront tout ce qui est étrange qu'ils veulent, et d'habitude ils VONT déborder comme s'il s'agissait d'un complément de 2 entier).

OriginalL'auteur wjl