Inclure un module dans verilog
Je veux inclure un verilog module dans un autre fichier. Comment puis-je l'inclure dans le code et comment puis-je compiler le code pour inclure le fichier d'en-tête? Est-ce comme en c?
OriginalL'auteur user1730250 | 2013-10-29
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Un exemple de base peut inclure à la fois dans le même fichier comme indiqué sur page 4 de verilog en une journée.
Tous les fichiers dans le même dossier devrait être automatiquement détecté.
Inclure comme indiqué dans Hello_World_Program_Output ou de l'Exemple ci-dessous.
Workflows avancés peuvent avoir des fichiers.f liste du verilog ou des fichiers de configuration en spécifiant inclure des répertoires.
Exemple pour (3):
L'extension de fichier
.v
est utilisé pour verilog compilation, le compilateur doit utiliser la dernière norme jusqu'à Verilog 2005. Le.sv
extension est pour SystemVerilog. Qui a remplacé le Verilog en 2009. L'extension du fichier, le compilateur pour passer en SystemVerilog.OriginalL'auteur Morgan