Instanciation conditionnelle du module verilog
Est-il possible d'instancier un module conditionnellement à verliog ?
exemple :
if (en==1)
then module1 instantiation
else
module2 instantiation
source d'informationauteur vlsi2013
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De la norme IEEE Std 1364-2001 :
exemple donné dans LRM :
Vous pouvez utiliser les directives du compilateur comme
de choisir une instanciation au moment de la compilation.
Si vous vous demandez si vous pouvez instancier un module basé sur un fil de valeur, non, vous ne peut pas le faire.
Vous ne pouvez pas faire cela au moment de l'exécution que vous décrivez de matériel, qui ne peut pas être changée à la volée. Vous pouvez activer ou désactiver une fonctionnalité pour économiser de l'énergie mais vous ne pouvez pas faire d'arrêt existants. En supposant que vous êtes à la recherche pour améliorer la réutilisation ou configurez-la capacité de blocs:
Pré compilateur techniques sont souvent utilisées ainsi que les `définit " (cocher la définit) Tim mentionne.
Ils se composent d'un Perl, ruby, etc script qui analyse un fichier de modèle.
Ma réponse Précédente à l'aide de scripts ruby et modèles.