L'incrémentation de Plusieurs Genvars en Verilog Générer de la Déclaration

Je suis en train de créer un multi-étape de comparaison en verilog et je ne peux pas comprendre comment faire pour incrémenter plusieurs genvars dans un seul générer de la boucle. Je suis en train suivantes:

genvar i,j;
//Level 1
generate
  j=0;
  for (i=0;i<128;i=i+1)
  begin: level1Comp
    assign ci1[i] = minw(tc[j],tc[j+1]);
    j = j+2;
  end
endgenerate

Et d'obtenir l'erreur suivante:

Error-[SE] Syntax error
  Following verilog source has syntax error :
  "encoder.v", 322: token is '='
    j=0;

Ce que quelqu'un sait comment faire pour incrémenter plusieurs genvars dans le même générer de la déclaration? Ou au moins d'obtenir des fonctionnalités équivalentes?

OriginalL'auteur Adam | 2012-03-05