Programme de dessin VHDL diagrammes?
Est-il un programme gratuit qui peut analyser une collection de fichiers VHDL et de construire un diagramme à partir d'eux?
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Je suis à la recherche de plus pour un programme qui va construire un schéma bloc de l'image pour aller avec la documentation de la hiérarchie, de la même façon javadoc construit un diagramme de classe après l'analyse de la documentation pour une série de classes.
OriginalL'auteur bkritzer | 2009-07-20
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Il n'y a rien de open-source, de toute façon. A tout à l'arrière, j'ai regardé pour quelque chose) des nouvelles pour verilog dessins, sans succès.
OriginalL'auteur Marty
Altera de Quartus pouvez compiler VHDL et vous fournir un haut niveau de schémas blocs, représentant le VHDL signaux. Idem avec ISE de Xilinx. Ses pas le logiciel open source, mais il est gratuit à télécharger et à utiliser.
Dans Xilinx ISE: en "mode de mise en Œuvre" (sélectionnable à partir de la liste déroulante au-dessus de la hiérarchie de l'arbre), l'un des sous-tâches de processus de Synthèse est "Vue RTL Schémas". Toutefois, cela ne démontre pas de la structure d'origine de VHDL entités, il montre la synthèse de résultats sous forme de schémas. Cela signifie que certaines entités sont remplacés ou mis en œuvre avec reconnu FPGA cellules, et comme telle, elle n'est pas utilisable à des fins de documentation.
OriginalL'auteur Yann Ramin
Synplify Pro et Synplify Premier ministre a l'RTL spectateur et est mon programme préféré de ceux que j'ai vu. J'ai également vu RTL téléspectateurs ISE de Xilinx, Altera de Quartus et Mentor de HDL designer.
OriginalL'auteur Justin
Mentor de HDL designer est pour ce but, mais ce n'est pas gratuit, mais vous pouvez probablement obtenir un tarif étudiant version.
Comme thetrus noté Quartus a un RTL observateur, mais la qualité de diagrammes qu'elle produit est de qualité assez médiocre - vous ne pouvez pas vraiment les utiliser à des fins de documentation. Ils sont plus utiles pour la capture de la synthèse de bugs.
OriginalL'auteur Eli Bendersky
HDL Travaille à Ede, pays-bas, a FACILITÉ, ce qui est similaire à Mentor de HDL Designer
mais beaucoup plus souple et beaucoup moins cher, j'ai utilisé les deux. Des deux, la FACILITÉ est de loin plus facile à amorcer et à entretenir à partir de mon expérience. J'ai trouvé le Mentor outil difficile à utiliser et instable, mais je suppose qu'il a depuis été améliorée. La FACILITÉ est beaucoup plus intuitive et l'accent est toujours mis sur le code et moins sur l'utilisation de l'outil. Contrairement à la post-synthèse des outils de Xilinx, Synopsys et d'autres, le HDL Œuvres outil de et le Mentor de HDL Designer sont pré-synthèse. Un outil qui est un peu en-entre le pré et le post est Sigasi. J'ai vu, mais encore n'ont pas utilisé ce dernier. Il semble prometteur.
Liens:
https://www.hdlworks.com/products/ease/index.html
http://www.sigasi.com/
OriginalL'auteur Craig Wolverton