Quand dois-je utiliser std_logic_vector et quand dois-je utiliser d'autres types de données?

Je suis nouveau sur le VHDL et j'ai du mal à déterminer les types de données sont appropriées pour l'utilisation où. Si je comprends bien, pour faire une synthèse, tout le haut niveau de l'entité ports doivent être déclarés std_logic_vector ou std_logic et jamais un autre type.

Mais std_logic_vector ne prend pas en charge l'arithmétique alors, comment dois-je gérer cela?

Mon intuition me dit que je dois simplement utiliser std_logic_vector au plus haut niveau et ensuite convertir ce vers et à partir de l'intégrale des types de données lors du passage à d'autres entités. Est-ce correct?

Et partie intégrante de ce type de données (entier, non signé, a signé) doit être utilisé lorsque? Je comprends la différence entre signés et non signés, mais quand dois-je utiliser integer?

source d'informationauteur Emil Eriksson

  1. 16

    Utiliser les types de données qui sont les plus appropriés pour la modélisation de votre fins, notamment pour les ports. Il n'est tout simplement pas vrai que la synthèse nécessite que vous ne devez utiliser std_logic ou std_logic_vector pour les ports. Ne croyez pas ceux qui vous disent le contraire.

    Si vous avez besoin de vecteurs de bits arithmétique, de soutien, de considérer signé/non signé de l'ieee.numeric_std. (En VHDL 2008, il y a un paquet standard qui ajoute de l'arithmétique de soutien à std_logic_vector, mais je considère que le mal.)

    Il ne peut être un problème au très haut-niveau après de synthèse, lorsque vous voulez simuler la synthèse nette de la liste. Les types de port de que net liste peut ne pas correspondre à votre haut-niveau RTL interface. Cependant, vous pouvez facilement corriger cela lors de l'instanciation de la porte de niveau, en faisant le bon nombre de conversions à ce moment-là. C'est le bon temps pour ce genre de bas niveau préoccupations - ils ne doivent pas influencer votre RTL style de modélisation.

  2. 1

    Je suggère de ne pas utiliser std_logic et std_logic_vector à moins que vous essayez d'modèle tristate signaux - que je considère comme une sorte de mal. Au lieu d'utiliser std_ulogic et std_ulogic_vector qui ne sont pas résolus. Ceci a l'avantage de détecter de multiples affectations non résolues signaux lors de la compilation. Résolu signaux de vous permettrait de détecter cette erreur la fin dans la simulation ou de synthèse.

    Inconvénient: Cette suggestion n'est pas très commun et à l'aide de la 3e partie de la logique avec std_logic pourrait exiger de la typecasts.

    Pour l'arithmétique de std_ulogic_vector utilisation std_numeric. Il est alors nécessaire de jeter soit signé ou non signé avant l'opération et convertir le résultat en arrière à std_ulogic_vector. Il n'y a PAS une telle chose comme un standard de l'ieee.std_ulogic_unsigned bibliothèque non résolues des signaux.

    adder_result <= std_ulogic_vector( unsigned(operant1) + unsigned(operant2) ) ;
increment <= std_ulogic_vector( unsigned(operant) + 1 ) ;

    La différence entre entier,naturelle et positive sur un côté et non signé et signé sur l'autre est la représentation.
    Signés et non signés sont de sous-type std_logic_vector et de plus en plus comme un bundle (ou plus précise array) de std_logic fils.

    Les types d'entiers sont plutôt une représentation mathématique d'un nombre. Ils sont généralement utilisés plus avec les médicaments génériques, de générer des boucles et des index de tableau. Mais parfois, la synthèse est capable de les traiter pour l'arithmétique des unités de trop.