Si la déclaration et assiging fils en Verilog

Nouveau à Verilog et d'essayer de comprendre les bases de assiging fils basé sur une combinaison de la logique.

J'ai:

wire val;
wire x;
wire a;
wire b;

always @*
begin

if(val == 00)
 I want to assign x = a
if(val == 01)
 I want to assign x = b

end

où a et b sont des fils avec des valeurs et x est un fil va dans un registre.

Si vous pouvez s'il vous plaît me diriger dans la bonne direction à ce que j'ai besoin de changer, il serait très apprécié.

Merci.

OriginalL'auteur T.T.T. | 2013-07-19