Si l'Instruction VHDL

Peut-on expliquer pourquoi la règle d'or lors de l'écriture de code VHDL est que le if-then-else doit être dans un processus. Est-ce parce que à l'intérieur du processus, les instructions sont exécutées de manière séquentielle, tandis qu'à l'extérieur, ils ne le sont pas.

OriginalL'auteur user1533465 | 2012-09-17

  1. 10

    La réponse est simple: "parce que la syntaxe de la langue est"!

    Si vous souhaitez faire votre choix parmi plusieurs options avec le code pas dans un processus que vous pouvez faire:

    sig <= a when sel = 1 else
       b when sel = 2 else 
       default_value;

    ou 

    with sel select
   sig <= a when 1,
          b when 2,
          default_value when others;

    Voir ici pour de nombreux exemples d'un mux

    L'auteur a raison, c'est comme ça parce que c'est la façon dont il est. Si de l'extérieur d'un processus sont simples des arbres de décision (et-ou sélectionnez logique). Cependant, pour être complet, je voudrais ajouter qu'il existe une forme de SI qui existe en dehors d'un processus, il est appelé à GÉNÉRER et fonctionne un peu comme #ifdef .... #endif dans C.
    Au début, je pensais que j'ai été gravement entravé à cause de cela, lorsque j'ai voulu faire un petit bloc qui éteint plusieurs signaux hors un processus, mais j'ai appris, vous pouvez utiliser le when - else et d'utiliser de multiples signaux après la when. Comme sig <= a when (OPCODE = "000" and EN = "1"

    OriginalL'auteur Martin Thompson

  2. 0

    J'ai peut-être tort, mais je pense que la principale raison que, si les états ont besoin d'être dans un processus, c'est qu'une instruction if peut potentiellement affecter à plus d'un signal, si tu voulais faire la même chose en dehors d'un processus que vous devez utiliser plus d'un conditionnel affectation du signal.

    Par exemple:

    process(C0, C1, A, B, C) is
begin
  if C0 = '1' then
    F <= A;
    G <= C;
  elsif C1 = '1' then
    F <= B;
    G <= B;
  else
    F <= C;
    G <= A;
  end if;
end process;

    L'équivalent conditionnelle signal affectations à l'extérieur du processus devrait être:

    F <= A when C0 = '1' else B when C1 = '1' else C;
G <= C when C0 = '1' else B when C1 = '1' else A;

    OriginalL'auteur Peter Bennett

  3. -1

    si else :-

    Syntax:
if then
statements
...
[
elsif then
statements
...
else
statements
...
]
endif;

    pour plus d'information, veuillez consulter le cette

    OriginalL'auteur electronics gyan