SystemVerilog foreach syntaxe pour faire une boucle à travers la baisse de la dimension de tableau multidimensionnel

Quel est le standard moyen d'une boucle dans le bas de la dimension d'un tableau multidimensionnel? Avec la dimension supérieure fixe.

Dans l'exemple suivant:

  automatic int i = 2;
  foreach (my_req[i][j]) begin //<-- WARNING
    $display("i:%0d,j:%0d", i, j);
  end

Je vois l'avertissement:

** Warning: testbench.sv(16): (vlog-LRM-2897) Using non-standard foreach loop variable list syntax.

Complet exemple de code sur EDA aire de Jeux: http://www.edaplayground.com/x/nh

OriginalL'auteur Victor Lyuboslavsky | 2014-04-17