UNE période d'horloge en fonction de l'impulsion sur le signal de déclenchement

je suis prise d'une interface midi. UART fonctionne très bien, il envoie les 8 bits du message avec un drapeau à une unité de contrôle. Lorsque le drapeau passe au niveau haut, l'unité de stocker le message dans un registre et de faire un clr_flag élevé afin de définir l'indicateur de l'UART encore bas. Le problème est que je ne peux pas faire ce clr_flag une période longue. J'ai besoin d'elle pour être UNE période de temps, parce que ce signal de contrôle également une machine d'état qui indique quel type de message est stocké (note_on -> key_note -> vitesse, par exemple).

Ma question est de savoir comment un signal (drapeau dans ce cas) déclenche une impulsion juste pour un clk période? ce que j'ai fait maintenant presque une impulsion au cours d'une période d'horloge, mais je l'ai fait deux fois, parce que le drapeau n'est pas devenu 0 encore. j'ai essayé de nombreuses façons, et maintenant j'ai ceci:

get_data:process(clk, flag)
  begin
  if reset = '1' then
    midi <= (others => '0');
    clr_flag <= '0';
    control_flag <= '0';

  elsif ((clk'event and clk='1') and flag = '1') then
      midi <= data_in;
      clr_flag <= '1'; 
      control_flag <= '1';     
  elsif((clk'event and clk='0') and control_flag = '1') then
    control_flag <= '0';
  elsif((clk'event and clk='1') and control_flag = '0') then
    clr_flag <= '0';
  end if;
end process;

le problème avec cette double impulsion ou plus d'une période d'impulsion(avant cela, j'ai eu quelque chose qui a fait clr_flag une période de deux clk impulsion), c'est que le système va passer si deux membres au lieu d'un drapeau.

donc en bref: quand un signal passe au niveau haut (indépendantes du moment où il passe au niveau bas), un pouls pendant une période d'horloge doit être généré.

merci pour votre aide.

J'ai seulement commencé à étudier le vhdl, et il y a quelque chose de magique pour moi, c'est pourquoi je réponds dans les commentaires. Essayez de supprimer clk événement de elsif. Parfois, il m'a aidé.

InformationsquelleAutor David Kester | 2013-11-24

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Le truc pour faire un seul cycle d'impulsion est de réaliser que le fait d'avoir fait le pouls, vous devez vous attendre aussi longtemps que l'entrée de déclenchement est élevé avant de revenir au point de départ. Essentiellement, vous êtes la construction d'un très simple de l'état de la machine, mais avec seulement 2 états, vous pouvez utiliser un booléenne simple de les distinguer.

Morten est correct sur la nécessité d'adopter l'un des modèles standard pour un processus cadencé; j'ai choisi un autre qui fonctionne tout aussi bien.
```
get_data:process(clk, reset)
   variable idle : boolean;
begin
   if reset = '1' then
      idle := true;
   elsif rising_edge(clk) then
      clr_flag <= '0';     -- default action
      if idle then
         if flag = '1' then
            clr_flag <= '1';  -- overrides default FOR THIS CYCLE ONLY
            idle <= false;
         end if;
      else
         if flag = '0' then
            idle := true;
         end if;
      end if;
  end if;
end process;
```
- N'est-il pas préférable d'expliciter les deux de l'état au lieu d'utiliser "inactif" et "inactif" ?
- Vous pouvez, mais "mieux" dans quel sens? Si vous regardez la définition de type booléen, vous verrez un type d'énumération avec les deux valeurs; les formes sont identiques, seuls les noms sont différents.
InformationsquelleAutor Brian Drummond

Il y a plusieurs problèmes à résoudre afin de rendre la conception d'un cycle
d'impulsion à l'aide de flip flops (registres).

Tout d'abord, l'utilisation de tongs en matériel VHDL constructions typiquement
suit une structure comme:

process (clk, reset) is
begin
  -- Clock
  if rising_edge(clk) then
    -- ... Flip flops to update at rising edge
  end if;
  -- Reset
  if reset = '1' then
    -- Flip flops to update at reset, which need not be all
  end if;
end process;

De sorte que le get_data processus doit être mis à jour en conséquence, donc:

Sensibilité liste ne doit contenir que de l'horloge (clk) et reset
La structure imbriquée avec if sur l'événement doit être comme ci-dessus
Seulement la hausse bord de clk doit être utilisé, donc pas de vérifier sur clk = '0'

De faire un cycle d'impulsion sur clr_flag quand flag passe au niveau haut peut être fait avec un
synchrone '0' à '1' détecteur sur flag, à l'aide d'une version de flag qui est
retardée d'un seul cycle, appelé flag_ff ci-dessous, puis vérifier (flag = ''1) and (flag_ff = '0').

Le code résultant peut alors ressembler à ceci:

get_data : process (clk, reset) is
begin
  -- Clock
  if rising_edge(clk) then
    flag_ff  <= flag;  -- One cycle delayed version
    clr_flag <= '0';   -- Default value with no clear
    if (flag = '1') and (flag_ff = '0') then  -- Detected flag going from '0' to '1'
      midi     <= data_in;
      clr_flag <= '1';  -- Override default value making clr_flag asserted signle cycle
    end if;
  end if;
  -- Reset
  if reset = '1' then
    midi     <= (others => '0');
    clr_flag <= '0';
    -- No need to reset flag_ff, since that is updated during reset anyway
  end if;
end process;

InformationsquelleAutor Morten Zilmer

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Ci-dessous est un moyen de créer un signal (flag2), qui dure exactement une période d'horloge à partir d'un signal (flag1), qui dure au moins une période d'horloge.
- Je crois que vous avez seulement besoin de deux machines d'état que le bas est le régime de ralenti.
InformationsquelleAutor VAP

Je n'ai pas de programme en VHDL~ voici ce que j'ai l'habitude de le faire pour la même proposer en Verilog:

always @(posedge clk or negedge rst) begin

if(~rst) flgD <= 1'b0;

else flgD <= flg;

end

assign trg = (flg^flgD)&flgD;

InformationsquelleAutor jie

Je suis nouveau sur le verilog et c'est l'exemple de code, que j'ai utilisé pour le déclenchement. Espérons que cela sert votre but. Vous pouvez essayer la même logique en VHDL.

module main(clk,busy,rd);

input clk,busy;    // busy input condition 
output rd;         // trigger signal
reg rd,en;

always @(posedge clk)
begin
  if(busy == 1)
  begin
    rd <= 0;
    en <= 0;
  end

  else
  begin
    if (en == 0 )
    begin
      rd <= 1;
      en <= 1;
    end
    else 
      rd <= 0; 
  end
end

endmodule

InformationsquelleAutor shiva

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