Verilog: est-il possible de faire indexé instanciation?

J'ai un fichier, c'est quelque chose de semblable à

module AB(A,B,Out);
  input A,B;
  output Out;

  wire Out;
  assign Out = A & B;
endmodule

J'ai besoin d'utiliser un nombre N de ce calcul.
dire que j'ai un=1001; b=0001, j'ai besoin de faire quelque chose comme au niveau du bit, et j'ai les N bits.

Je l'ai utilisé comme une instanciation:

op[0] = a[0] & b[0];
op[1] = a[1] & b[1];
op[2] = a[2] & b[2];
op[3] = a[3] & b[3];
op[4] = a[4] & b[4];

Quand je suis en train de le faire avec un indice i, j'ai:

AB g(a[i],b[i],Op[i]) for i = 0 to N-1.

Si je fais cela, il dit AB est non déclaré.

Est-ce impossible? Si oui, quelle est l'alternative?

OriginalL'auteur Nandhini | 2011-04-08

  1. 8

    Vous avez un peu d'options:

    • Paramétrer tailles d'autobus dans votre module
    • Tableau d'instances
    • generate états

    Mais pour répondre à la question, il est possible de faire des tableaux de cas. Voici ce que la syntaxe ressemble pour votre AB module.

    module testbench ();
   localparam WIDTH = 4;

   reg [WIDTH-1:0] a_in, b_in;
   wire [WIDTH-1:0] out_a;

   AB u0[WIDTH-1:0]
     (
      .A(a_in),
      .B(b_in),
      .Out(out_a)
     );

   initial begin
      ...
   end

endmodule

    Ici, a_in[3], b_in[3] et out_a[3] sont mappés vers les ports de u0[3].

    Oh, je vais essayer cela Toolic 🙂 Thnks pour la réponse 🙂
    Thnk u Marty, je vais essayer cela. 🙂
    et Toolic : Désolé si ma question est très stupide. im nouveau à verilog 🙂
    et Toolic : Désolé si ma question est très stupide. im nouveau à verilog 🙂 je me demandais si je shud écrire un générer de la déclaration, avec des boucles for imbriquées (2 boucles), pour j=0 à ... et à l'intérieur il i = 0... à l'intérieur de la conception de module, ou si je shud écrire paramétrée tailles d'autobus dans le banc d'essai. Je wud aime aussi savoir si je peux avoir 2 d de la matrice de dans la de même, comme [j][i].
    j'ai écrit le code pour le schéma(bitwidth-8) dans la diapositive 19 du pdf engr.sjsu.edu/dparent/ee224/adder_verification.pdf im essayant maintenant de paramétrer..

    OriginalL'auteur Marty

  2. 6

    Ceci est possible en utilisant la generate déclaration qui prend en charge un tableau d'instances. Ce concept a été introduit dans le Verilog IEEE Std 1364-2001.

    genvar i;
generate
    for (i=0; i<4; i=i+1) begin
        AB g (a[i], b[i], op[i]);
    end
endgenerate
    Thnk u Toolic 🙂 j'ai plusieurs problème de santé. Je vais avoir à exécuter un pour l'intérieur de la ce pour. Je suis la mise en œuvre de je n'ai.d'itérations de la boucle pour j les temps qui dépend de N. je suis en train d'essayer de paramétrer Kogge-pierre additionneur. Quelle est l'efficacité de faire plusieurs boucles for? Elle affectera la vitesse très mal?
    Depuis le generate/for des boucles de la compilation des constructions, j'attendrais la simulation de la vitesse d'exécution très rapide.

    OriginalL'auteur toolic