VHDL: Code pour mettre une valeur numérique à une variable STD_LOGIC_VECTOR

Je voudrais entrer un nombre dans une variable de type STD_LOGIC_VECTOR mais j'ai des problèmes avec le compilateur.

signal cl_output_ChA :   STD_LOGIC_VECTOR (16-1 downto 0);

cl_ouput_ChA <= 111111111111111;

Le compilateur me donner ces deux messages:

  • La valeur de l'entier de 111111111111111 est supérieure entier grand.
  • Type de cl_output_ChA est incompatible avec le type de 111111111111111.

quelqu'un pourrait-il me donner une bonne ligne de code à mettre dans cette variable une valeur numérique particulière?
Je vous remercie beaucoup.

Quelqu'un pourrait-il créer une balise "code", ce qui pourrait indiquer quelqu'un de poser pour un morceau de code.

OriginalL'auteur Peterstone | 2011-07-14

  1. 8

    Tout d'abord, l'erreur est parce que le nombre que vous avez écrit, il est traité comme un entier.

    Je retire ce que vous voulez dire pour le nombre binaire? Dans ce cas, utiliser "".

    cl_ouput_ChA <= "111111111111111";

    Vous pouvez aussi aller pour hex, x"".

    cl_ouput_ChA <= x"ffff";

    Si vous souhaitez affecter un entier à un std_logic_vector, alors vous pouvez le faire comme ceci.

    library IEEE;
use IEEE.Std_Logic_1164.all;
use IEEE.Numeric_STD.all;

...

cl_ouput_ChA <= std_logic_vector(to_unsigned(12345, ch1_ouput_ChA'length)); -- natural
cl_ouput_ChA <= std_logic_vector(to_signed(12345, ch1_ouput_ChA'length));   -- signed

    Où 12345 est le nombre entier (ou naturelle) et 16 est la largeur.

    Je suposse 16 sont le nombre de bits nécessaires pour représenter ce nombre, n'est-il pas?
    Oui, mais voir mon montage qui montre un chemin qui va de l'échelle si vous modifiez la longueur de vos vecteurs pour n'importe quelle raison.
    merci pour l'éditer pour ajouter de la longueur de l'attribut.

    OriginalL'auteur George

  2. 7

    Vous pouvez également effectuer les opérations suivantes, qui met un 1 dans chaque morceau.

    cl_ouput_ChA <= (others => '1');

    OriginalL'auteur fbo