VHDL: comment définir une valeur sur un inout port?

Je suis en train de tester un VHDL composant, mais je n'arrive pas à obtenir un inout port à me donner n'importe quel comportement. J'ai essayé de réglage de la port de tout, de '1' à '-', mais il vient encore comme " U " dans la simulation. Toutes les suggestions de ce qui pourrait être mauvais?

  • réglage explicitement à Z du port me donner les données, mais maintenant je ne peux pas sembler obtenir les signaux internes de lire à partir du port 🙁
InformationsquelleAutor Tore | 2009-10-02