Tag: system-verilog-assertions
Une assertion sous-langage à l’intérieur de SystemVerilog. Ces assertion peut être utilisé dans la simulation et l’analyse formelle. La syntaxe et l’utilisation est décrite dans la norme IEEE Std 1800-2012 § 16
Une assertion sous-langage à l’intérieur de SystemVerilog. Ces assertion peut être utilisé dans la simulation et l’analyse formelle. La syntaxe et l’utilisation est décrite dans la norme IEEE Std 1800-2012 § 16